10 月 4 日消息，在今年 5 月的 2026 国际电路与系统研讨会上，华为公司董事、半导体业务部总裁何庭波在主旨演讲中首次提出半导体全新演进路径 ——“韬（τ）定律”。

华为常务董事、产品投资评审委员会主任、终端 BG 董事长余承东今日发布视频，透露华为半导体已经在手机、AI、通用计算、网络、智能汽车等多个领域成功设计并量产了 381 款 τ 芯片。

据余承东介绍，过去芯片性能提升主要依赖不断缩小的晶体管。但随着晶体管尺寸接近物理极限，性能提升越来越难。因为空间是有极限的，所以华为换了一个思路 —— 向时间要性能。

具体来看，芯片完成一项任务，时间不光花在计算上，还花在数据传输和等待上。韬定律的核心思路是让数据少绕路、让计算不用等，花更少的时间完成更多的任务。

从华为官方了解到，华为韬定律提出以“时间 (τ) 缩微”替代“几何缩微”作为半导体与电子系统演进的新指导原则 —— 通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，从而实现半导体与电子系统的持续演进。

华为还提出了“逻辑折叠 (LogicFolding)”等核心技术，构建了贯穿器件、电路、芯片到系统层面的多层级协同优化体系。该体系以系统性降低时间常数 τ 为目标，旨在驱动各层级性能、能效、晶体管密度的持续提升：

• 器件层面：通过优化晶体管和互连电阻及寄生电容，从物理底层最大限度缩微器件级时间常数 τ；

• 电路层面：通过逻辑折叠技术突破传统平面布局的物理边界，显著缩短关键路径的走线长度并有效降低信号传播的电阻和电容负载，实现晶体管密度和电路性能大幅提升；

• 芯片层面：通过“软件、架构、芯片”的全栈软硬芯协同设计，基于实际工作负载实现指令流和数据流的细粒度控制，提高系统级并行度和效率，大幅降低端到端执行时间；

• 系统层面：定义灵衢总线，重构计算系统互联协议，实现超节点的统一内存编址和原生内存语义，大幅降低系统通信时延。

值得一提的是，预计到 2031 年，基于韬 (τ) 定律的高端芯片晶体管密度将达到 1.4 纳米制程的同等水平。